論理合成

出典: くみこみックス

2009年1月29日 (木) 02:03; Worker (会話 | 投稿記録) による版
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論理合成(ろんりごうせい) 【Logic Synthesis】

 VHDLやVerilog HDLなどのハードウェア記述言語で書かれたRTL(Register Transfer Level)のソース・ファイルをAND,OR,NOTなどのゲート・レベルのネットリスト(ゲート間の配線情報)に変換する工程を論理合成といいます.

【出典】(株)アルティマ 技術統括部 一同,下馬場 朋禄,山際 伸一,横溝 憲治;システム開発者のためのFPGA用語集,Design Wave Magazine 2008年12月号 別冊付録,CQ出版社,2008年12月.

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