論理合成

出典: くみこみックス

論理合成（ろんりごうせい） 【Logic Synthesis】

　VHDLやVerilog HDLなどのハードウェア記述言語で書かれたRTL（Register Transfer Level）のソース・ファイルをAND，OR，NOTなどのゲート・レベルのネットリスト（ゲート間の配線情報）に変換する工程を論理合成といいます．

【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月．