出典: くみこみックス
Verilog HDL（Verilog HDL）
電子回路の設計データを記述するためのハードウェア記述言語．もともと，米国Cadence Design Systems社の論理シミュレータVerilog-XL用に開発された言語だった．VHDLと並んで，広く普及している．
Verilog HDLはOVI（Open Verilog International）が1990年に標準化作業を開始し，現在ではIEEE1364として規格化されている．
【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．
