Verilog HDL
出典: くみこみックス
代表的なハードウェア記述言語（HDL：Hardware Discription Language）の一つです．1983 年，米国Gateway Design Automation 社が「Verilog-XL」というディジタル・シミュレータを販売しました．Verilog HDL はこのVerilog-XLを開発するための言語として考案されました．1990年からVerilog HDL は，OVI（Open Verilog International）により標準化が進められ，1995年にはIEEE 1364として規格化されました．
【出典】宮崎 仁；ARM用語集，デザイン ウェーブ マガジン 2008年6月号 別冊付録，CQ出版社，2008年6月．
ディジタル回路設計用のハードウェア記述言語の一つです．プログラム記述によりハードウェアの動作や構造を表現します．Verilog HDL用のシミュレータで動作検証が行え，RTL（Register Transfer Level）スタイルで記述すると，論理合成ツールによってゲート・レベルのネットリストへ変換できます．ディジタル回路設計ではVHDLとともに広く使用されています．
【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月．
