PLL
出典: くみこみックス
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【出典】Interface編集部 編；組み込み技術用語集，Interface 2007年8月号 別冊付録，CQ出版社，2007年8月． | 【出典】Interface編集部 編；組み込み技術用語集，Interface 2007年8月号 別冊付録，CQ出版社，2007年8月． | ||
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【出典】Interface編集部 編；組み込み技術用語集，Interface 2007年8月号 別冊付録，CQ出版社，2007年8月． | 【出典】Interface編集部 編；組み込み技術用語集，Interface 2007年8月号 別冊付録，CQ出版社，2007年8月． | ||
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| + | 【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月． | ||
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2009年1月27日 (火) 06:24の版
PLL（Phase Lock Loop）
１．負帰還回路によって周波数および位相を基準信号もしくは所望の信号と同一に安定化させた信号を得るための回路の一つ．主に同期検波のために使用され，発振器や位相比較器，乗算器，ループ・フィルタなどから構成される．
【出典】Interface編集部 編；組み込み技術用語集，Interface 2007年8月号 別冊付録，CQ出版社，2007年8月．
２．位相同期ループの略です．入力信号と同じ周波数，位相の信号を発生させる発振回路です．周波数逓倍器や分周器と組み合わせて，基準周波数と同期したさまざまな周波数を発生できます．また，無線信号やシリアル・データを安定して受信できます．
【出典】Interface編集部 編；組み込み技術用語集，Interface 2007年8月号 別冊付録，CQ出版社，2007年8月．
３．位相同期回路と訳されます．入力信号と出力信号の周波数，位相を合わせる回路で，入力信号の整数倍の周波数を出力する場合にも使用します．
【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月．
