3次元実装技術

出典: くみこみックス

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最新版 (2009年3月16日 (月) 08:08) (ソースを表示)
 
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 複数のチップを一つのパッケージに積層する実装技術.小型化できるだけでなく,LSI間の配線長を短縮して,チップ間の配線遅延を低減できる.将来は,マイクロプロセッサやメモリなどを同一のパッケージに収めるシステム・イン・パッケージをねらっている.
 複数のチップを一つのパッケージに積層する実装技術.小型化できるだけでなく,LSI間の配線長を短縮して,チップ間の配線遅延を低減できる.将来は,マイクロプロセッサやメモリなどを同一のパッケージに収めるシステム・イン・パッケージをねらっている.
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'''図 パッケージの小型化と3次元実装化'''
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【出典】西久保 靖彦;基本システムLSI用語辞典,CQ出版社,2000年5月.
【出典】西久保 靖彦;基本システムLSI用語辞典,CQ出版社,2000年5月.
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<!-- 【著作権者】西久保 靖彦氏 -->
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最新版

3次元実装技術(Three Dimention Packaging Technology)

 複数のチップを一つのパッケージに積層する実装技術.小型化できるだけでなく,LSI間の配線長を短縮して,チップ間の配線遅延を低減できる.将来は,マイクロプロセッサやメモリなどを同一のパッケージに収めるシステム・イン・パッケージをねらっている.


画像:lsi_f127.gif

図 パッケージの小型化と3次元実装化



【出典】西久保 靖彦;基本システムLSI用語辞典,CQ出版社,2000年5月.

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