ネットリスト

出典: くみこみックス

2009年3月16日 (月) 04:21; Worker (会話 | 投稿記録) による版

ネットリスト 【Netlist】

 素子間を接続する配線(ネット)の一覧を記述した設計データの表現形式です.FPGA/PLDの設計では,論理合成によってRTLのHDL記述がゲート・レベルのネットリストに変換されます.

【出典】(株)アルティマ 技術統括部 一同,下馬場 朋禄,山際 伸一,横溝 憲治;システム開発者のためのFPGA用語集,Design Wave Magazine 2008年12月号 別冊付録,CQ出版社,2008年12月.


 回路の接続関係を表した設計データ.シミュレータや自動配置配線ツールがコンピュータ処理できる形式になっている.  各ネットがどのセル(ゲート)のどのピンから,どのセルのどのピンへ接続されているか,を記述している.ネットリストは,回路図エディタに論理回路図を入力することによって,自動的に生成される.データ形式によって,論理図情報,素子特性,負荷情報などを含んでいる場合もある.たとえば,回路シミュレータであるSPICEのネットリストは,接続情報のほかにトランジスタ性能(寸法や容量など)の情報を含んでいる.

【出典】西久保 靖彦;基本システムLSI用語辞典,CQ出版社,2000年5月.

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