ネットリスト 【Netlist】
素子間を接続する配線（ネット）の一覧を記述した設計データの表現形式です．FPGA/PLDの設計では，論理合成によってRTLのHDL記述がゲート・レベルのネットリストに変換されます． 【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月．
