3次元実装技術（Three Dimention Packaging Technology） 複数のチップを一つのパッケージに積層する実装技術．小型化できるだけでなく，LSI間の配線長を短縮して，チップ間の配線遅延を低減できる．将来は，マイクロプロセッサやメモリなどを同一のパッケージに収めるシステム・イン・パッケージをねらっている． 【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．
