配線遅延
出典: くみこみックス
配線遅延（はいせんちえん） 【Wire Delay】
配線自身が持つ抵抗・容量や，隣接する配線との間の容量などによって生じる遅延です．配線遅延は，LSIの製造プロセスや温度条件などによって異なります．またFPGAの場合，内部の回路規模が大きくなればなるほど配線遅延は大きくなります．この問題に対処するため，FPGAは，グローバル配線を用意したり，論理リソースの構造を工夫しています．
【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月．
LSI上の配線の引き回しによる信号遅延．従来は配線抵抗と配線容量を考慮するだけでよかったが，今後は配線インダクタンスも考慮する必要がある．
【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．
