タイミング制約
出典: くみこみックス
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最新版
タイミング制約（タイミングせいやく） 【Timing Constraint】
FPGAの開発において，その回路をある周波数以上のクロックによる動作が求められたり，チップのあるピンからチップ内部のあるフリップフロップまでの信号到達時間を制限しなければならない場合があります．開発者がFPGA開発ツールに対して明示的にタイミング制約を指示すると，こうした時間的な要求を満たせるようにツールが自動的に回路構成を最適化します．ツールに付属のウィザードを使用したり，テキスト・ファイルに直接記述することで，タイミング制約を与えることができます．
【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月．
