パーシャル・スキャン
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パーシャル・スキャン【Partial Scan Design Method】
ATPGツールを使ってテスト・パターンを自動生成する場合に利用するスキャン設計方式の一つ．
フル・スキャン方式では，論理回路中のすべての順序回路にテスト・モード用のパス（スキャン・パス）を通す．そのため，チップ面積の増大や電気的性能の低下を招くことがある．一方，パーシャル・スキャン方式では故障シミュレータなどによって故障を検出できないと判定されたブロックにのみスキャン回路を配置したり，スキャン・セルを挿入する．チップ面積の増大などの問題を軽減できる可能性がある．
【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．
