Verilog HDL

出典: くみこみックス

2009年3月13日 (金) 03:00の版 (ソースを表示) Kumikomiadmin (会話 | 投稿記録) ←前の差分		最新版 (2009年3月13日 (金) 07:50) (ソースを表示) Kumikomiadmin (会話 | 投稿記録) M (1 版)
（間の 2 版分が非表示です）
7 行		7 行
	<br>		<br>
	【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．		【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．
-		+	<!-- 【著作権者】西久保 靖彦氏 -->
	<br>		<br>
	<br>		<br>

---

最新版

Verilog HDL（Verilog HDL）

　電子回路の設計データを記述するためのハードウェア記述言語．もともと，米国Cadence Design Systems社の論理シミュレータVerilog-XL用に開発された言語だった．VHDLと並んで，広く普及している． 　Verilog HDLはOVI（Open Verilog International）が1990年に標準化作業を開始し，現在ではIEEE1364として規格化されている．

【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．