SOG
出典: くみこみックス
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チップ全体に基本ゲートを敷き詰めたチャネルレス型のゲートアレイ．SOGが登場する以前のゲートアレイは，基本セル領域（トランジスタ構成部）とチャネル領域（配線部）が明確に分離していた． | チップ全体に基本ゲートを敷き詰めたチャネルレス型のゲートアレイ．SOGが登場する以前のゲートアレイは，基本セル領域（トランジスタ構成部）とチャネル領域（配線部）が明確に分離していた． | ||
SOGでは，マスタ・チップ上において，基本セル領域とチャネル領域の区別がない．そのため，配置配線工程でいくつかの基本セルを配線領域としたり，多層配線プロセス（メタル3～5層）を用いることによって，基本セルの上部を配線が通過できる．チップの空き領域が少なくなり，集積度を上げることができる．さらに，ROM/RAMなどのブロックもセル領域に効率よく配置できる． | SOGでは，マスタ・チップ上において，基本セル領域とチャネル領域の区別がない．そのため，配置配線工程でいくつかの基本セルを配線領域としたり，多層配線プロセス（メタル3～5層）を用いることによって，基本セルの上部を配線が通過できる．チップの空き領域が少なくなり，集積度を上げることができる．さらに，ROM/RAMなどのブロックもセル領域に効率よく配置できる． | ||
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【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月． | 【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月． | ||
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最新版
SOG（Sea of Gate）
チップ全体に基本ゲートを敷き詰めたチャネルレス型のゲートアレイ．SOGが登場する以前のゲートアレイは，基本セル領域（トランジスタ構成部）とチャネル領域（配線部）が明確に分離していた．
SOGでは，マスタ・チップ上において，基本セル領域とチャネル領域の区別がない．そのため，配置配線工程でいくつかの基本セルを配線領域としたり，多層配線プロセス（メタル3～5層）を用いることによって，基本セルの上部を配線が通過できる．チップの空き領域が少なくなり，集積度を上げることができる．さらに，ROM/RAMなどのブロックもセル領域に効率よく配置できる．
図 SOG
【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．
