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出典: くみこみックス

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論理合成制約【Constraints for Logic Synthesis】 <br> <br> 　論理合成を実行するときに，所望の回路を得るために指定する制約条件． 　制約条件の例としては，面積，ネット遅延や配線負荷モデルとのリンク，消費電力，温度範囲，クロック・タイミング，最大/最小遅延時間，マルチサイクル・パスのクロック数などがある．面積や遅延時間などの制約条件が厳しすぎると，論理合成の処理に時間がかかることが多い． <br> <br> 【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月． <!-- 【著作権者】西久保 靖彦氏 --> <br> <br> [[Category:組み込み技術全般|ロンリコウセイセイヤク]] [[Category:LSI|ロンリコウセイセイヤク]]

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