ソースを表示

出典: くみこみックス

以下に示された理由により ページの編集 を行うことができません:

以下にソースを表示しています:

タイミング検証（タイミングけんしょう） 【Timing Verification】 　ターゲット・デバイスに実装する設計データが，タイミング・バジェットによって見積もった遅延の条件を満たしているかどうかを検証することをいいます．設計者は，設計ツールのタイミング・レポートを参照することで検証作業を進めます．例えばAltera社の場合，TimeQuestというSDC（Synopsys Design Constraints）ベースの静的タイミング解析ツールをQuartus IIと共に提供しています． <br> <br> 【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月． <!-- 【著作権者】○○ ○○氏 --> <br> <br> [[Category:組み込み技術全般]] [[Category:FPGA]]

タイミング検証 に戻る。