ソースを表示

クロック・スキュー 【Clock Skew】

　同期式ディジタル回路で設計されたLSIは，そのLSI上のほぼすべてのフリップフロップに共通のクロックを供給する必要があります．クロックが伝播する信号線の経路長の違いによってクロックの到達する時間にわずかな差が出ることをクロック・スキューといいます．最近の高速動作するLSIでは，このわずかなクロック・スキューがそのLSIの動作周波数を決定してしまう要因の一つになっています．
<br>
<br>
【出典】（株）アルティマ 技術統括部 一同，下馬場 朋禄，山際 伸一，横溝 憲治；システム開発者のためのFPGA用語集，Design Wave Magazine 2008年12月号 別冊付録，CQ出版社，2008年12月．
<!-- 【著作権者】○○ ○○氏 -->
----
　スキューは信号間の時間差を，クロック・スキューはクロック回路から分配されたクロック信号間の時間差を指す．
　LSIが大規模になると，配線抵抗などによる信号遅延の影響で，分配されたクロック信号の間に時間的なずれが生じることがある．このずれがデータ信号の遅延時間より大きくなると，同期回路が正常に動作しなくなる．LSIのレイアウト設計におけるクロック・スキューの対策は，各回路ブロックまでのクロック配線長を等しくすることである．たとえば，クロック・スパイン法やクロック・ツリー法がある．また，クロックが100MHz以上の高速回路において，クロック入力端子と内部クロックの位相差が問題となる場合には，PLLなどによる位相固定が必須となる．
<br>
<br>
<br>
<center>
[[画像:lsi_f17.gif]]<br>
<br>
'''図　クロック・スキューとその対策'''
</center>
<br>
<br>
【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月．
<!-- 【著作権者】西久保 靖彦氏 -->
<br>
<br>
== 関連項目 ==
* [[PLL]]

[[Category:組み込み技術全般]] [[Category:FPGA]] [[Category:LSI]]