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出典: くみこみックス

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3次元実装技術（Three Dimention Packaging Technology） <br> <br> 　複数のチップを一つのパッケージに積層する実装技術．小型化できるだけでなく，LSI間の配線長を短縮して，チップ間の配線遅延を低減できる．将来は，マイクロプロセッサやメモリなどを同一のパッケージに収めるシステム・イン・パッケージをねらっている． <br> <br> <br> <center> [[画像:lsi_f127.gif]]<br> <br> '''図　パッケージの小型化と3次元実装化''' </center> <br> <br> 【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月． <!-- 【著作権者】西久保 靖彦氏 --> <br> <br> [[Category:組み込み技術全般]] [[Category:LSI]]

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