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出典: くみこみックス

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遅延解析【Delay Analysis】 <br> <br> 　トランジスタ・レベルの細かいタイミングの解析を遅延解析と呼ぶ． 　プロセス技術の微細化にともなって回路素子の遅延よりも，回路素子間の配線遅延のほうが大きくなっている．回路素子の内部や規模の小さい回路についてはSPICEなどの回路シミュレータによって信号遅延を計算できる．しかし，チップ全体については処理に時間がかかりすぎるため，正確に遅延時間を計算することはむずかしい．そこで，配線遅延を解析する際に，ElmoreモデルやGWAEモデルなど，簡略化した遅延モデルを導入する必要がある．たとえばGWAEモデルはRC分布定数線路を扱っており，分岐の多い回路に適用した場合，計算精度が比較的高い． <br> <br> 【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月． <!-- 【著作権者】西久保 靖彦氏 --> <br> <br> [[Category:組み込み技術全般|チエンカイセキ]] [[Category:LSI|チエンカイセキ]]

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