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出典: くみこみックス

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レイアウト検証ツール【Layout Verification Tool】 <br> <br> 　ポリゴン・エディタなどで設計されたLSIのレイアウト・データを検証するためのEDAツール．LSI設計データが設計ルールに合致しているか，あるいはフォトマスク・データとして適切であるか否かなどを確認する． 　LSIのレイアウト・データを，フォトマスク用の描画データ（電子ビーム描画装置向け）に変換する前に，以下の四つのレイアウト検証を実行する必要がある．すなわち，①DRC（Design Rule Checking），②LVS（Layout Versus Schematic），③ERC（Electrical Rule Checking），④LPE（Layout Parameter Extractor）である．DRCは，マスク・パターンの最小線幅，最小間隔などの幾何的な設計ルールをチェックする．設計ルールはLSIのプロセス技術に基づいて定められている．LVSは，レイアウト・データが，与えられた論理回路の素子や素子間の接続と一致しているかどうかを検証する．ERCは，電気的な設計ルールのチェックである．レイアウト（マスク・パターン）情報から，電源回路の短絡，切断，入力ゲートの開放，出力ゲートの短絡などのエラーを検出する．LPEは，レイアウト・データの幾何的な情報から，回路シミュレータなどで電気的性能を確認するために必要となるパラメータ（容量値，抵抗値など）を抽出する． <br> <br> 【出典】西久保 靖彦；基本システムLSI用語辞典，CQ出版社，2000年5月． <!-- 【著作権者】西久保 靖彦氏 --> <br> <br> [[Category:組み込み技術全般]] [[Category:LSI]]

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